Компания Sipeed анонсировала вычислительный модуль (SoM) под названием Lichee Module 4 Model A (LM4A), в основу которого положена платформа Alibaba T-Head TH1520 с архитектурой RISC-V. Новинка может стать альтернативой одноплатным компьютерам Raspberry Pi 2/3/4, а также другим изделиям вроде StarFive JH7110.

«Сердцем» Sipeed LM4A является чип Xuantie C910 (RV64GCV) с четырьмя вычислительными ядрами RISC-V, тактовая частота которых может достигать 2,5 ГГц. Кроме того, в состав решения входят нейропроцессорный блок (NPU) с производительностью до 4 TOPS, энергоэффективное ядро Xuantie E902, графический блок Imagination 3D (50 Гфлопс) и DSP Xuantie C906.

Источник изображений: Sipeed

Модуль может нести на борту 4, 8 или 16 Гбайт оперативной памяти LPDDR4, а также опциональный флеш-накопитель eMMC вместимостью 16, 32 или 64 Гбайт. Упомянуты два интерфейса 1GbE. Изделие Sipeed LM4A выполнено в виде 260-контактного модуля SO-DIMM. Габариты составляют 69 × 45 мм.

Тесты говорят о том, что ядра C910 на частоте 1,85 ГГц по производительности сопоставимы или даже превосходят ядра Cortex-A72 в составе Raspberry Pi 4. В продажу изделие LM4A поступит в I квартале 2023 года. Для новинки также будет доступна плата, позволяющая сформировать кластер из семи экземпляров LM4A. Для каждого из них предусмотрен порт USB 3.0. Сама плата располагает несколькими сетевыми гнёздами RJ45 и интерфейсом HDMI.

Архитектура RISC-V достаточно молода и обычно ассоциируется с экономичными чипами на платах, подобных Raspberry Pi. Однако технически она позволяет создавать и мощные процессоры, способные поспорить с лучшими решениями на базе архитектур Arm и x86. На саммите RISC-V компания Ventana Micro Systems анонсировала целое семейство высокопроизводительных процессоров, первенцем в котором стал чип Veyron V1, который, по словам разработчиков, сможет потягаться в однопоточной производительности с самыми современными CPU класса High-End.

Veyron V1 должен стать самым быстрым процессором с архитектурой RISC-V. Источник: Twitter@risc_v

Новинка нацелена на рынок гиперскейлеров, причём благодаря чиплетному дизайну новый процессор изначально разрабатывался как кастомизируемый под задачи заказчика. Veyron V1 будет предлагаться в виде своеобразного набора-конструктора, включающего в себя один или несколько вычислительных чиплетов Veyron, I/O-хаба и интерконнекта, позволяющего связать все компоненты воедино. Это, по словам разработчиков, должно серьёзно ускорить и удешевить процесс внедрения новой процессорной платформы, снизив расходы на разработку чипов на 75 %, а время создания — до не более чем двух лет.

Платформа Veyron V1 универсальна и покрывает широкий спектр задач. Источник здесь и далее: StorageReview

Вычислительный чиплет Veyron V1 использует продвинутые 64-битные ядра RISC-V и располагает 2 Мбайт кеша L2, а также многопоточным контроллером памяти. Предусмотрены конфигурации чиплета с 6, 8, 12 или 16 ядрами с частотой в районе 3 ГГц, что сопоставимо с решениями Google и AWS. Использоваться процессор может не только в ЦОД, но и в различных встраиваемых системах, базовых станциях 5G или даже клиентских рабочих станциях.

Чиплетная архитектура ускорит цикл разработки и внедрения, а также упростит задачу подключения кастомных ускорителей

Архитектурно дизайн Veyron V1 использует агрессивный конвейер шириной восемь инструкций и с внеочередным исполнением. Чип способен работать на частоте до 3,6 ГГц благодаря использованию 5 нм техпроцесса TSMC. I/O-хаб может производиться с использованием более дешёвых 12 или даже 16-нм техпроцессов. Для соединения компонентов процессора разработан специальный низколатентный интерконнект D2D.

Платформа разработки Veyron V1 и её технические характеристики

Каждый чиплет включает в себя до 16 ядер, предусмотрена возможность масштабирования процессора до 192 ядер в 12 чиплетах. Общий объём разделяемого кеша L3 составляет 48 Мбайт. Заявлен высокий уровень защищённости архитектуры от атак по сторонним каналам. Разработчики заявляют о беспрецедентно низком энергопотреблении: 128 ядер V1 уложатся в 280 Вт; AMD EPYC 7763 потребляет столько же при вдвое меньшем числе ядер.

Ventana поддержит новую платформу на всех уровнях разработки системного и прикладного ПО

Анонс Ventana нельзя назвать «бумажным» — компания говорит о доступности комплектов разработчика, причём сразу в двух типах шасси: в настольном и в серверном корпусе высотой 2U. Конфигурация включает в себя 16-ядерную версию V1, 128 гбайт памяти DDR5, подключенной с помощью интерфейса CXL (PCIe 5.0) x16, два свободных слота расширения PCIe 5.0 x16, загрузочный накопитель NVMe M.2 и 8 NVMe SFF SSD формата 2,5" для хранения данных. Для удалённого управления предусмотрен 1GbE-порт.

Большая часть критически важного программного обеспечения уже портирована на архитектуру RISC-V

Компания не забыла и о поддержке со стороны программного обеспечения: платформы разработчика Ventana Veyron V1 будут сопровождаться полноценным SDK с основным ПО, уже портированным на новую архитектуру. В список входят компиляторы GCC и LLVM, отладчик OpenOCD/GDB, исходные коды и бинарные файлы загрузчиков U-Boot и Tianocore UEFI EDK2.1. Поддерживается ряд дистрибутивов Linux, а также другое системное и прикладное ПО. Ожидается, что новые системы будут доступны в начале следующего года.

Компания Andes Technology анонсировала 64-битные вычислительные ядра семейства AndesCore AX60. Эти изделия с архитектурой RISC-V предназначены для поддержания работы ресурсоёмких приложений, таких как системы оказания помощи водителю при движении (ADAS), ИИ-комплексы, платформы связи 5G и системы AR/VR. Кроме того, решения подходят для ускорителей, сетевого оборудования и СХД корпоративного класса.

Первым представителем серии AndesCore AX60 стало ядро AX65, производительность которого приблизительно в два раза превосходит AndesCore AX45. Для AX65 заявлена поддержка новейших расширений архитектуры RISC-V. Суперскалярное ядро AX65 с внеочередным исполнением инструкций использует 13-стадийный конвейер. За цикл забирается от 4 до 8 инструкций, а эффективный предсказатель ветвлений TAGE детектирует наличие циклов. Декодер отправляет до 4 инструкций в исполнительные блоки. Всего есть 4 целочисленных блока и 2 блока FP-вычислений, а также два блока 2 load/store.

Источник изображения: Andes Technology

В единый кластер могут быть объединены до восьми ядер AndesCore AX65 с кеш-когерентным интерконнектом и с общим доступом к 8 Мбайт кеш-памяти. Кроме того, каждое ядро оперирует 64 Кбайт кеша данных и инструкций. Тактовая частота может достигать 2,5 ГГц при использовании 7-нм техпроцесса. Отдельным заказчикам ядра AndesCore AX65 станут доступны в середине следующего года, тогда как обычные клиенты смогут получить их только к концу 2023-го. Таким образом, ожидать появления коммерческих продуктов на базе AndesCore AX65 можно не ранее 2024–2025 гг.

Компания SiFive анонсировала процессорные ядра Performance P670 и Performance P470 с архитектурой RISC-V для устройств широкого класса. Разработчик заявляет, что оба изделия обеспечивают оптимальное соотношение производительности, энергетической эффективности и набора функциональных возможностей.

Ядро Performance P670 ориентировано на использование техпроцесса 5-нм класса. Тактовая частота может составлять более 3,4 ГГц, а общая заявленная производительность превышает 12 SPECint 2006 на ГГц. В состав решения входят два 128-битных векторных блока; реализована спецификация RISC-V Vector 1.0.

Источник изображений: SiFive

Процессоры на базе Performance P670 могут объединять до 16 ядер. Говорится о поддержке средств виртуализации (включая IOMMU), расширений RISC-V Vector Cryptography, средств обеспечения безопасности SiFive WorldGuard и профиля RISC-V RVA22. В целом, новое ядро по быстродействию сравнимо с Cortex-A78 при вдвое более высокой вычислительной плотности. Предусмотрен новый контроллер прерываний, выполненный в соответствии с Advanced Interrupt Architecture (AIA).

Ядро Performance P470, в свою очередь, создавалось с прицелом на энергетическую эффективность. Тактовая частота также может превышать 3,4 ГГц при использовании 5-нм технологии. В состав решения включён один 128-битный векторный блок (RISC-V Vector 1.0). Быстродействие превышает 8 SPECint 2006 на ГГц, что примерно вдвое больше по сравнению с Cortex-A55. В составе конечного процессора могут быть задействованы до 16 ядер Performance P470.

На базе Performance P670 могут создаваться чипы для сетевого оборудования, робототехники, мобильных и носимых устройств. Performance P470 подходит для потребительской электроники и гаджетов для умного дома.

Некоммерческая организация RISC-V International сообщила о том, что в репозиторий Android Open Source Project (AOSP) началось включение дополнений, обеспечивающих поддержку аппаратных решений с архитектурой RISC-V. Проект AOSP предоставляет информацию и исходный код, необходимые для создания пользовательских вариантов Android, а также адаптации устройств и аксессуаров к этой ОС. Кроме того, репозиторий помогает в решении вопросов совместимости.

В 2010 году специалисты лаборатории PLCT Китайской академии наук начали портировать Android 10 на архитектуру RISC-V. Большой вклад в эту работу вносит Alibaba Cloud: облачная платформа, в частности, поддерживает расширение основных функций Android на процессорах RISC-V. Кроме того, компания открыла наработки, касающиеся ядер XuanTie E902, E906, C906 и C910 с архитектурой RISC-V.

Источник изображения: RISC-V International

Как теперь стало известно, Alibaba Cloud подготовила набор из 76 патчей для обеспечения поддержки RISC-V на Android. Обновления затрагивают различные подсистемы, в том числе библиотеки, фреймворки, инструменты для разработчиков и всевозможные внешние модули. Примерно 30 из этих патчей уже внедрены в состав AOSP.

«Мы продолжим работать с сообществом Android в сферах мобильных гаджетов, ЦОД и других устройств. Потребность в различных архитектурах и гибкости дизайна стимулирует внедрение RISC-V. Об этом свидетельствует быстрый рост глобальной экосистемы программного обеспечения, перенесённого на RISC-V», — отмечает RISC-V International.

Canonical продолжает расширять доступность Ubuntu на изделиях с архитектурой RISC-V: представлена официальная сборка операционной системы для одноплатного компьютера Sipeed LicheeRV. Ранее дебютировали варианты Ubuntu для изделий VisionFive V1 и Nezha.

Основной вычислительный модуль Sipeed LicheeRV построен на процессоре Allwinner D1 с одним ядром T-Head XuanTie C906, которое работает на тактовой частоте 1,0 ГГц. Есть 512 Мбайт оперативной памяти DDR3, слот для карты microSD вместимостью до 1 Тбайт и разъём USB Type-C OTG (5 В / 0,5 А). Возможно использование интерфейсов SPI, HDMI, MIPI DSI, Ethernet, SDIO, GPIO и др. Размеры — 43,2 × 25 мм.

Для модуля доступна интерфейсная плата LicheeRV Dock. Она содержит контроллеры Wi-Fi 802.11b/g/n (2,4 ГГц) и Bluetooth 4.0, разъёмы USB Type-A и HDMI, а также 40-контактную колодку GPIO. Габариты составляют 65,0 × 40,0 мм.

Источник изображений: Sipeed

Canonical отмечает, что RISC-V — это наиболее продуктивная открытая архитектура (ISA) в истории. Она может применяться в чипах самого разного уровня — от недорогих микроконтроллеров до высокопроизводительных серверных процессоров. Но для эффективного использования оборудования требуется базовая операционная система, обеспечивающая надёжность и стабильность. Именно с этой целью и создаются специализированные сборки Ubuntu для RISC-V.

«Мы считаем, что открытый исходный код — лучший способ ускорить внедрение инноваций. Canonical стремится позиционировать Ubuntu не только как эталонную ОС для новаторов и разработчиков, но и как платформу, позволяющую быстрее выводить продукты на рынок», — заявляет компания. 

В ходе саммита OCP (Open Compute Project) анонсирована открытая спецификация Caliptra 0.5, призванная повысить безопасность процессоров, ускорителей, накопителей и практически любых систем-на-чипе (SoC). Речь идёт об аппаратной реализации технологии Root of Trust (RoT). Она предназначена для проверки целостности и подлинности прошивок и другого встроенного, а также системного программного обеспечения.

RoT гарантирует, что только доверенное ПО может исполняться на чипе. Отмечается, что традиционно средства RoT отделены от SoC и обычно обеспечиваются материнской платой. Однако новые бизнес-модели, предполагающие периферийные и облачные вычисления, предъявляют повышенные требования к обеспечению безопасности. Спецификация Caliptra 0.5 как раз и решает данную проблему.

Источник изображений: Caliptra

В разработке решения приняли участие AMD, Google, Microsoft и NVIDIA. Спецификация будет поддерживаться различными аппаратными изделиями следующего поколения — CPU, GPU, SSD, NIC и иные ASIC. Отмечается, что Caliptra 0.5 RTL (IP-блоки на базе RISC-V с необходимой обвязкой) распространяется через CHIPS Alliance (Common Hardware for Interfaces, Processors and Systems) — консорциум, который работает над созданием целого спектра открытых решений для SoC и высокоплотных упаковок чипов.

«Существует потребность в улучшенной прозрачности и согласованности низкоуровневой аппаратной безопасности. Мы открываем исходный код Caliptra вместе с нашими партнёрами для удовлетворения этих потребностей», — отмечает Microsoft. Также компания совместно с Google, Infineon и Intel представила Project Kirkland, направленный на создание защищённого канала связи между CPU и TPM с использованием программных средств.

Источник: Microsoft

Спецификация Caliptra 0.5 доступна здесь для оценки. На основе отзывов будет выработан окончательный стандарт, отвечающий различным потребностям в зависимости от варианта использования. Кроме того, доступен исходный код, что поможет членам сообщества интегрировать решение в свои микросхемы. Говорится также, что выход спецификации знаменует собой важный шаг вперёд в сторону общеотраслевого сотрудничества в области информационной безопасности.

Компания Pine64 в ноябре начнёт продажи миниатюрного одноплатного компьютера Ox64, на базе которого могут создаваться интеллектуальные устройства Интернета вещей (AIoT), робототехнические системы, гаджеты для умного дома и пр. Новинка будет предлагаться по ориентировочной цене $6–$8.

Решение имеет размеры всего 51 × 21 мм и в плане форм-факторе схоже с крошечным модулем Raspberry Pi Pico W. Применён процессор Bouffalo Lab BL808 с архитектурой RISC-V: чип содержит 64-битное ядро Alibaba T-head C906 с частотой 480 МГц и 32-битное ядро Alibaba T-head E907 с частотой 320 МГц. Кроме того, имеется ИИ-ускоритель NPU BLAI-100 (Bouffalo Lab AI Engine).

Источник изображений: Pine64

В оснащение Pine64 Ox64 входят 64 Мбайт памяти DRAM, чип XSPI NOR Flash ёмкостью 2 или 16 Мбайт, слот microSD с поддержкой стандартов SDHC/SDXC. Есть контроллеры Wi-Fi 4 (802.11 b/g/n; частотный диапазон 2,4 ГГц), Bluetooth 5.x (BLE) и Zigbee (IEEE 802.15.4), а опционально будет предлагаться поддержка 10/100MbE через карту расширения.

Изделие оснащено двумя портами USB Type-C, один из которых служит для подачи питания (5 В / 0,5 A). Реализован интерфейс камеры MIPI CSI. Возможно кодирование видео в формате H.264 с разрешением 1920 × 1080 точек (30 кадров в секунду). Предусмотрены 26 контактов GPIO с поддержкой SPI, I2C и UART.

В продажу поступят версии Pine64 Ox64 с поддержкой RTOS (разработчикам будет доступен комплект RTOS SDK) и Linux.

Хотя Arm пока не рассматривает чипы на архитектуре RISC-V в качестве конкурента на рынке дата-центров, рост внешнего санкционного давления на китайских производителей чипов может кардинально изменить ситуацию. Об этом сообщил портал The Register со ссылкой на эксперта Forrester Research Гленна О’Доннелла (Glenn O'Donnell), предсказывающего подобным полупроводникам развитие именно благодаря санкциям.

Поскольку в последние годы США целенаправленно ограничивают китайским производителям доступ к процессорам на архитектуре x86, решениям для ИИ на платформах NVIDIA и AMD, а в последнее время затрудняется доступ и к технологиям на архитектуре Arm, RISC-V может стать альтернативой многим западным решениям.

По словам эксперта, создать новую архитектуру с нуля практически невозможно, а RISC-V вполне может стать основой для новых решений, особенно потому, что её спецификации общедоступны, а китайские структуры представляют большинство в фонде, занимающемся развитием соответствующих технологий. При этом Китайская академия наук активно разрабатывает чипы на данной платформе, её изучает и принадлежащая Alibaba полупроводниковая компания T-Head. Пока сфера применения подобных чипов преимущественно ограничена решениями для периферийных вычислений и IoT, но, по мнению О’Доннелла, отсутствуют технические препятствия и для создания более производительных чипов, в том числе серверного уровня — ранее архитектуру Arm тоже недооценивали.

Источник изображения: RISC-V.org

Технологией интересуются не только в Китае, но и за его пределами — потенциально она способна применяться облачными провайдерами, способными организовать многослойную «виртуализацию» — над интеграцией RISC-V и собственных тензорных процессоров уже работают Google и её партнёр — SiFive. Тем временем в Arm заявили, что не рассматривают RISC-V в качестве конкурента. Впрочем, если технология не способна тягаться с современными Arm-решениями, это не означает, что она не сможет делать этого в будущем и не найдёт иную дорогу на рынок оборудования для ЦОД.

Производство RISC-V обходится относительно недорого, и чипы могут использоваться в качестве встроенных процессоров, применяемых практически в любом сервере в качестве контроллеров, включая SSD и HDD. Такие модули уже используют Western Digital и Seagate. Эксперт допускает, что на базе RISC-V могут быть созданы и более производительные решения, но пока нет свидетельств, что они будут способны на равных состязаться с x86-процессорами Intel и AMD или чипсетами вроде Apple M1/M2. Впрочем, давление США на китайские полупроводниковые компании усиливается. Как только будет создан один высокопроизводительный чип, это «откроет ворота» и для других разработчиков.

Архитектура RISC-V продолжает понемногу набирать популярность и завоевывать внимание ведущих игроков на рынке информационных технологий. На мероприятии AI Hardware Summit в совместном выступлении ведущего архитектора SiFive и архитектора Google TPU было отмечено, что Google уже использует процессоры с ядрами Intelligence X280.

Эти ядра — один из вариантов воплощения архитектуры RISC-V, из продвигаемых SiFive. Анонс Intelligence X280 состоялся ещё в апреле 2021 года, когда SiFive выпустила апдейт 21G1, основной упор в котором был сделан на максимизацию характеристик уже существующих ядер RISC-V в области операций с плавающей запятой.

Процессорное ядро Intelligence X280 и его возможности. Источник: SiFive

Как следует из названия, данный вариант процессора оптимизирован под задачи машинного интеллекта: ядра RISC-V в нём дополнены векторными конвейерами RISC-V Vector (RVV) с производительностью 4,5 Тфлопс bfloat16 и 9,2 Топс INT8 на ядро. Одной из самых интересных технологий в Intelligence X280 является интерфейс Vector Coprocessor Interface eXtension (VCIX).

Устройство VCIX. Источник: SiFive

Он позволяет подключать внешние ускорители векторных операций напрямую к регистровому файлу X280, минуя основную шину и кеши. Такой подход минимизирует накладные расходы и не требует использования специальных средств при программировании системы, поскольку связка из X280 и подключённого по VCIX ускорителя работает полностью прозрачно в рамках стандартных средств разработки SiFive.

Сильные стороны Google TPU. Источник: SiFive

На саммите в Санта-Кларе разработчики SiFive и Google TPU рассказали, что процессоры Intelligence X280 используются в качестве хост-процессоров к ускорителям систолической векторной математики Google MXU; правда, о масштабах внедрения RISC-V в Google сведений приведено не было.

Разделение труда Intelligence X280 и Google TPU. Источник: SiFive

Ранее уже появлялась информация, что Google активно тестирует ASIC сторонних разработчиков в связке со своим TPU, в частности, чипы Broadcom, дабы разгрузить его от второстепенных задач и сделать упор на сильных сторонах — матричной математике и быстром интерконнекте.

Похоже, SiFive Intelligence X280 решает задачу интеграции подобного рода задач более изящно: как отметил в выступлении Клифф Янг (Cliff Young), архитектор Google TPU, с помощью VCIX можно построить машину, позволяющую усидеть на двух стульях (build a machine that lets you have your cake and eat it too).